ΠΡΟΒΛΗΜΑ ΣΕ Verilog ΚΩΔΙΚΑ

[technfreak]

Σε κώδικα Verilog στον οποίο χρησιμοποιώ δομική περιγραφή καλώ ενα εξωτερικό module.Εκτός αυτού του module (του εξωτερικού) χρησιμοποιώ και επιπλέον πύλες. Πώς μπορώ να συνδέσω την έξοδο μιας πύλης σε μια είσοδο του κληθέντος module;

[Sta]

Με ένα wire κατάλληλου πλάτους ίσως;

[Remali-R-]

Αν θέλεις στήλε μου τον κώδικα να καταλάβω ακριβώς τι παίζει. Το wire είναι σωστό αλλά πρόσεχε τι δηλώνεις σαν reg και τι σαν wire.... Στο testbeanch πάνε ανάποδα.... ότι έχεις δηλωμένο σαν wire γίνεται reg και το αντιθετο...