kavi

Καλημέρα ενδιαφέρομαι να σε βοηθήσω. Δουλεύω 15 χρόνια πάνω στο αντικείμενο. Λοιπόν σου ζητήθηκε να σχεδιάσεις σε Verilog HDL ή σε VHDL? (γνωρίζω άριστα και τις δύο γλώσσες περιγραφής υλικού) Για να φανταστείς δούλευα SynaptiCAD την προηγούμενη χιλιετία (1998-1999)

Άλλος ένας χρόνιος χρήστης του Cygwin εδώ, από την εποχή των beta 17, 18 κτλ. Το μόνο ουσιαστικό overhead είναι ότι πρέπει μαζί με τα εκτελέσιμά σου να διαθέτεις και το cygwin1.dll. Δεν είναι κάτι τραγικό. Φυσικά για native compilation, προτείνεται mingw/msys.

So "moduler" is the new "modulo"! Ενιγουέι, μπορώ να σε βοηθήσω, τόσο σε αυτή την άσκηση όσο και στις επόμενες. PM me if you are interested.